文章目录一、题目解析二、代码模块化分析1.分频模块(divider_module)2.计数器模块(实现毫秒,秒,分钟的计数实现)3.动态数码管显示模块(数码管段选和位选)三、总结一、题目解析 题目要求使用VerilogHDL设计一个数字跑表,需要具有CLR,PAUSE以及六位数码管的计时跑表,并编写测试代码实现其仿真验证。题目任务分析:输入端口:1)复位信号CLR,当CLR=1,输出全部置0,当CLR=0,系统正常工作。2)暂停信号PAUSE,当PAUSE=1,暂停计数,当PAUSE=0,正常计数。3)系统时钟CLK,CLK=50MHz。输出端口:数码管驱动----DATA1,位宽14位,其中