FPGA——以太网设计（2）GMII与RGMII基础知识（1）GMII（2）RGMII（3）IDDRGMII设计转RGMII接口跨时钟传输模块基础知识（1）GMIIGMII:发送端时钟由MAC端提供下降沿变化数据，上升沿采集数据（2）RGMII时钟是双沿采样RGMII：ETH_RXCTL线同时表示有效和错误，有效和错误位相异或得到。时钟偏移,方便采样（3）IDDRIDDR的三种模式GMII设计转RGMII接口千兆网：输入和输出的时候，GMII的8位数据，先在时钟上升沿通过RGMII接口处理低四位，再在时钟的下降沿继续处理高四位。百兆网：只在时钟的上升沿通过RGMII接口处理低四位，下个时钟上升
网络设备中肯定离开不MAC和PHY，本篇文章将详细介绍下以太网中一些常见术语与接口。MAC和PHY结构从硬件角度来看以太网是由CPU，MAC，PHY三部分组成的，如下图示意：上图中DMA集成在CPU，CPU,MAC,PHY并不是集成在同一个芯片内，由于PHY包含大量模拟器件，而MAC是典型的数字电路，考虑到芯片面积及模拟/数字混合架构的原因，将MAC集成进CPU而将PHY留在片外，这种结构是最常见的。 下图是网络接口内部结构图，虚框表示CPU，MAC集成在CPU中，PHY芯片通过MII接口与CPU上的MAC连接:以上是以太网结构大框架，下面分别介绍各个部分。MACMAC(MediaAccess
目录1、前言给读者的一封信免责声明2、相关方案推荐我这里已有的以太网方案本协议栈的1G-UDP版本本协议栈的10G-UDP版本本协议栈的25G-UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手网络PHYIDELAYE源语1G/2.5GEthernetPCS/PMAorSGMII使用MAC层AXI4-StreamFIFOUDP协议栈IP地址修改UDP数据回环5、工程源码-1-RGMII版本详解6、工程源码-2-GMII版本详解7、工程源码-3-SGMII版本详解8、工
千兆以太网芯片88E1111RGMII模式的FPGA驱动实现在网络应用领域，千兆以太网已经成为主流，而88E1111作为一款先进的千兆以太网芯片，其驱动实现对于网络设备的性能和稳定性有着至关重要的影响。本文将介绍在RGMII模式下，如何实现88E1111芯片在FPGA上的驱动。一、准备工作首先我们需要了解RGMII模式与MII模式的区别。RGMII（ReducedGigabitMediaIndependentInterface）模式是在MII模式基础上的改进，在保持MII模式信号引脚数目不变的情况下，提高线速率。RGMII模式需要8个引脚来传输数据，其中TXC和RXC作为时钟信号，TXD03和
1xilinx原语在7系列FPGA中实现RGMII接口需要借助5种原语，分别是：IDDR、ODDR、IDELAYE2、ODELAYE2(A7中没有)、IDELAYCTRL。其中，IDDR和ODDR分别是输入和输出的双边沿寄存器，位于IOB中。IDELAYE2和ODELAYE2，分别用于控制IO口输入和输出延时。同时，IDELAYE2和ODELAYE2的延时值需要使用原语IDELAYCTRL来进行校准。另外，需要注意的是，在7系列器件的HRBank中没有ODELAYE2，只有在HPBANK中才有ODELAYE2。1).IDDRIDDR将输入的双边沿DDR信号，在输出端恢复为两个并行单边沿SDR信
FPGA-以太网基础知识-MII接口-RMII接口-GMII接口-RGMII接口-MAC协议、UDP协议记录学习FPGA以太网基础知识、包括MII接口-RMII接口-GMII接口-RGMII接口-MAC协议、UDP协议文章目录FPGA-以太网基础知识-MII接口-RMII接口-GMII接口-RGMII接口-MAC协议、UDP协议一、FPGA以太网基础框架二、MAC与PHY接口类型1、MII接口（百兆）2、RMII接口（百兆、双沿）3、GMII接口（千兆）4、RGMII接口（千兆、双沿）三、MAC协议四、UDP协议五、TCP和UDP区别总结一、FPGA以太网基础框架由上图可得，以太网传输流程：1
1问题背景最近在开发的过程中遇到了一个关于RGMII通信非常少见的问题，通过与硬件同事将近一个月的排查，终于定位到了问题，现在对问题的排查过程大致做一个复盘记录。我们的产品采用了NXP的SJA1105Q系列交换机，与交换机相连的PHY芯片采用了MARVELL的88Q2120千兆车载PHY。这个网络方案在我们其他产品开发中已经算得上应用的比较成熟的方案了，但是在这次的开发中出现了交换机到phy能够ping通，一旦将产品接上思博伦打流测试仪进行打流测试，思博伦与88Q2120相连的port就会出现反复linkdown 然后linkup的现象，并且此时双向速率只有不到1.5G，88Q2120的RX方
本文介绍一个FPGA开源项目：UDPRGMII千兆以太网通信。该项目在我之前的工作中主要是用于FPGA和电脑端之间进行图像数据传输。本文简要介绍一下该项目的千兆以太网通信方案、以太网IP核的使用以及Vivado工程源代码结构。Vivado的TriModeEthernetMAC IP核需要付费才能使用，因此本文提供完整工程源码。文章末尾有该工程源码获取方式，有需要的小伙伴可以收藏、分享一下。一、软硬件平台软件平台：Vivado2017.4;硬件平台：XC7K410TFFG900-2;二、RGMII接口本设计采用RGMII接口的88E1512芯片。RGMII接口的主要优势在于，它可以同时适用于10
RGMII是以太网MAC连接PHY的一种接口，可以实现10/100/1000M网络速度，在FPGA系统中比较常见。RGMII在1000M模式下是双沿采样，而且要求采样端是center-aligned，所以其时序约束是比较复杂的。下面分TX和RX来描述其时序约束应该怎么写。TX：通常的做法是使用ODDR实现双沿采样时序，如下图示。时序约束的重点是搞清楚有效的时序分析关系。对setup来说，分析上升沿到上升沿（RR），以及下降沿到下降沿（FF）；对hold来说，分析上升沿到下降沿（RF），以及下降沿到上升沿（FR）。TX的时序约束脚本：##----------------------TX-----
问题1：为什么RGMII时钟线和数据线要做延时处理？ 由于RGMII的数据传输是根据时钟信号采样获得的，RGMII时钟在1000Mb/s速率下在上升沿和下降沿均进行采样；在100Mb/s速率及10Mb/s速率下，仅在上升沿采样数据位。这就会出现一个问题，在时钟上升沿或下降沿采样时，数据要保证稳定才能使采样结果更加准确，这就要求采样点尽量靠近数据位中间点，在时钟线上延时就是为了让采样点尽量靠近数据位信号中心点，使采样结果更加稳定。问题2：为什么RGMII配置下1000Mb/s的延时要求比100Mb/s要求严格？ 因为在1000Mb/s速率下，RGMII时钟速率为125M，在100Mb
