一、简介：为实现Zynq裸机双网口通信功能，其中ENET0连接PS端网口，ENET1通过EMIO扩展连接PL端网口二、环境介绍芯片型号：ZYNQ:XC7Z010clg400开发软件：Vivado2022+XilinxVitis2022网卡芯片：RTL8211FDILWIP库：lwip官方下载地址：http://savannah.nongnu.org/projects/lwip/（需要根据网口芯片型号修改对应的硬件配置代码三、Vivado2022配置如下创建vivado工程，主要配置如下clkin输入时钟为200M四、XilinxVitis2020配置如下首先确保LWIP库已修改并适配自己的网卡
由于个人原因，最近一直在对基础知识的复习，所以ZYNQ的后续学习记录，一直没有更新。FLAG：新年新气象，争取2022年春节之前将所有关于ZYNQ中ARM裸机部分内容更新完毕，主要是ARM外设。Zynq（2）：Zynq（2）：MIO,EMIO点灯之路简介ZYNQ分为PS和PL两部分，那么器件的引脚（Pin）资源同样也分成了两部分。ZYNQPS中的外设可以通过MIO（MultiuseI/O，多用输入/输出）模块连接到PS端的引脚上，也可以通过EMIO连接到PL端的引脚。GPIO是英文“generalpurposeI/O”的缩写，即通用的输入/输出。它是ZYNQPS中的一个外设，用于观测和控制器件
本文基于S32K3xx系列芯片、S32DesignStudioforS32Platform开发平台以及EBtresos28.0.0、MCAL层，介绍pwm的输出及输入捕获。对本文的补充介绍请参考：S32k3eMios输入捕获(SAIC模式)测量信号周期、频率、占空比1.AbbreviationPWMPulseWidthModulationFlexIOFlexibleI/OeMIOSEnhancedModularIOSubsystemPCMCPowerConversionandMotorControlLCULogicControlUnitUCUnifiedchannel2.eMios简介S32K
在使用emio的情况要注意，由于通过PL的扩展，导致一些问题，如时钟时序，数据、cmd的方向控制都需要注意。A、emio的clk和clk_fb要短接（原因是要通过反馈修复clk输出时序），可通过内部直接短接（该处理方式有一定风险，反馈距离过短可能跑不了高速）。也可把线引出板外用0欧电阻短接（SDIO应尽量短，且如果CLK有FB管脚的话，要绕到芯片/SD卡座再绕回来。否则如果线过长，可能会造成建立时间不足，传输出错。通常情况下可以不用严格等长，只要对CLK做好隔离就行了）。B、由于硬件因素或者可能是短接接法问题，导致emmc再使用高速时，时序有问题，进而导致无法分区等问题。mmcblk0:err
1概述本文用于讲解ZYNQ中的EMIO的作用以及使用方法。ZYNQ说明：1）ZYNQ分为PL侧与PS侧。2）PL侧为逻辑部分，即常说的FPGA。3）PS侧为软件侧，即常说的RAM侧。4）本文以ZYNQ-7000系列xc7z045ffg676为例讲解EMIO。使用开发工具：vivado2017.4，SDK本文例程：设置两个EMIO，第一个作为输出，点亮LED，第二个作为输入，输入KEY的电平。2参考《585Zynq-7000SoCechnicalReferenceManual》3EMIO定义及作用EMIO是扩展的MIO，MIO在PS侧，EMIO是在PL侧扩展MIO的功能。即EMIO是在PL侧连接
SPI协议简介SPI是串行外设接口（SerialPeripheralInterface）的缩写，是美国摩托罗拉公司（Motorola）最先推出的一种同步串行传输规范，是一种高速、全双工、同步通信总线，可以在同一时间发送和接收数据，SPI没有定义速度限制，通常能达到甚至超过10M/bps。SPI有主、从两种模式，通常由一个主模块和一个或多个从模块组成（SPI不支持多主机），主模块选择一个从模块进行同步通信，从而完成数据的交换。提供时钟的为主设备（Master），接收时钟的设备为从设备（Slave），SPI接口的读写操作，都是由主设备发起，当存在多个从设备时，通过各自的片选信号进行管理。SPI接口
硬件平台：黑金AXU3EG软件平台：vivado2020.1vitis2020.1完成配置选OK在Diagram窗口中可以看到已经多了一个GPIO选中端口点击鼠标右键选择MakeExternal在ExternalInterfaceProperties可以更改GPIO名称Ctrl+S保存设计生成顶层HDL生成Bitstream文件对话框有OK点OKYES点YES完成后Ctrl+S保存管脚约束在弹出的对话框中输入XDC文件名之后OK生成bitstream文件生成后弹出对话框选择如下图可以选择查看资源使用报告导出硬件至此vivado部分结束通过生成的XSA文件创建VITIS工程使用PL端扩展的EMI
硬件平台：黑金AXU3EG软件平台：vivado2020.1vitis2020.1完成配置选OK在Diagram窗口中可以看到已经多了一个GPIO选中端口点击鼠标右键选择MakeExternal在ExternalInterfaceProperties可以更改GPIO名称Ctrl+S保存设计生成顶层HDL生成Bitstream文件对话框有OK点OKYES点YES完成后Ctrl+S保存管脚约束在弹出的对话框中输入XDC文件名之后OK生成bitstream文件生成后弹出对话框选择如下图可以选择查看资源使用报告导出硬件至此vivado部分结束通过生成的XSA文件创建VITIS工程使用PL端扩展的EMI
