很多没有系统学习FPGA开发的小伙伴可能在初学时不太在意时序约束，简单的项目工程可能不会有很大的影响，代码无误配脚正确基本上能成功运行。涉及到有多个时钟时如果不注意很容易弄混淆，加之没有进行时序约束，难以对错误位置进行定位。由于博主也是野路子入门，有些地方理解可能有误，仅将自己的心得体会分享，希望能对初学者有所帮助。如有错误欢迎大佬指正。下面进入正题方法1：使用时钟约束向导在我们综合完成后，如果没有进行时序约束会看到如下警告打开TimeQuesttiminganalyzer,单击Clocks可以看到时钟默认1000mhz，这显然是违例的。 选择要约束的时钟信号（我这里只有一个全局时钟），右键选
