写在前面 在上篇文章：同步FIFO的两种Verilog设计方法（计数器法、高位扩展法）中我们介绍了FIFO的基本概念，并对同步FIFO的两种实现方法进行了仿真验证。而异步FIFO因为读写时钟不一致，显然无法直接套用同步FIFO的实现方法，所以在本文我们将用Verilog实现异步FIFO的设计。1、什么是异步FIFO 异步FIFO有两个时钟信号，读和写接口分别采用不同时钟，这两个时钟可能时钟频率不同，也可能时钟相位不同，可能是同源时钟，也可能是不同源时钟。在现代逻辑设计中，随着设计规模的不断扩大，一个系统中往往含有数个时钟，多时钟域带来的一个问题就是，如何设计异步时钟之间的接
