写在前面 在上篇文章：同步FIFO的两种Verilog设计方法（计数器法、高位扩展法）中我们介绍了FIFO的基本概念，并对同步FIFO的两种实现方法进行了仿真验证。而异步FIFO因为读写时钟不一致，显然无法直接套用同步FIFO的实现方法，所以在本文我们将用Verilog实现异步FIFO的设计。1、什么是异步FIFO 异步FIFO有两个时钟信号，读和写接口分别采用不同时钟，这两个时钟可能时钟频率不同，也可能时钟相位不同，可能是同源时钟，也可能是不同源时钟。在现代逻辑设计中，随着设计规模的不断扩大，一个系统中往往含有数个时钟，多时钟域带来的一个问题就是，如何设计异步时钟之间的接
一、3×3矩阵的获取方式查阅了一些FPGA图像处理的资料，总结出了获得3×3图像矩阵的方法主要有下面这几种。（1）用移位寄存器IP核；（2）用2个或者3个ram实现；（3）用2个或者3个fifo实现。我这边是使用vivado作为开发环境，quartus中有专门的IP核可以实现图像数据的缓存，但是vivado中的移位寄存器只可以缓存一行，而且最多缓存1088个，如下图所示。而且缓存数据很多时，会出现缓存数量不准确的现象，大家可以自己去试试。因此在vivado中推荐使用fifo或者ram来实现。二、基于fifo提取3×3矩阵的时序图利用时序图软件绘制了用fifo实现的移位寄存器的时序图，这边大致介
一、3×3矩阵的获取方式查阅了一些FPGA图像处理的资料，总结出了获得3×3图像矩阵的方法主要有下面这几种。（1）用移位寄存器IP核；（2）用2个或者3个ram实现；（3）用2个或者3个fifo实现。我这边是使用vivado作为开发环境，quartus中有专门的IP核可以实现图像数据的缓存，但是vivado中的移位寄存器只可以缓存一行，而且最多缓存1088个，如下图所示。而且缓存数据很多时，会出现缓存数量不准确的现象，大家可以自己去试试。因此在vivado中推荐使用fifo或者ram来实现。二、基于fifo提取3×3矩阵的时序图利用时序图软件绘制了用fifo实现的移位寄存器的时序图，这边大致介
1、什么是FIFO FIFO是一种先进先出的数据缓存器，在逻辑设计里面用的非常多，FIFO设计可以说是逻辑设计人员必须掌握的常识性设计。FIFO一般用在隔离两边读写带宽不一致，或者位宽不一样的地方。在FPGA设计，使用FIFO一般有两个方法，第一个方法是直接调用官方的FIFOIP，另外一个方法是自己设计FIFO控制逻辑。当然我们学会设计FIFO，并不一定是真的需要自己造轮子，只是说作为从业人员我们要了解相关的设计方法，毕竟自己造的轮子不一定能跑不是。 FIFO包括同步FIFO和异步FIFO两种，同步FIFO有一个时钟信号，读和写逻辑全部使用这一个时钟信号，异步FIF
1、什么是FIFO FIFO是一种先进先出的数据缓存器，在逻辑设计里面用的非常多，FIFO设计可以说是逻辑设计人员必须掌握的常识性设计。FIFO一般用在隔离两边读写带宽不一致，或者位宽不一样的地方。在FPGA设计，使用FIFO一般有两个方法，第一个方法是直接调用官方的FIFOIP，另外一个方法是自己设计FIFO控制逻辑。当然我们学会设计FIFO，并不一定是真的需要自己造轮子，只是说作为从业人员我们要了解相关的设计方法，毕竟自己造的轮子不一定能跑不是。 FIFO包括同步FIFO和异步FIFO两种，同步FIFO有一个时钟信号，读和写逻辑全部使用这一个时钟信号，异步FIF
文章目录1、掌握FPGA开发流程2、时序问题如何解决2.1时序逻辑电路中的亚稳态现象2.2组合逻辑延迟太大导致时序不满足要求2.3组合逻辑中的竞争和冒险问题2.3.1什么是竞争和冒险2.3.2产生原因2.3.3判断方法2.3.4解决方法3、建立时间Tsu和保持时间Th3.1有效/固有建立时间和保持时间3.2时序设计的实质3.3建立时间裕量和保持时间裕量的公式4、时钟偏移和时钟抖动4.1概念4.2如果减少时钟偏移和时钟抖动5、最小工作周期和最大工作频率的计算方式6、简述触发器和锁存器的差别7、同步和异步逻辑、电路7.1同步异步逻辑电路7.2同步复位和异步复位的区别异步复位，同步释放8、异步FIF
文章目录1、掌握FPGA开发流程2、时序问题如何解决2.1时序逻辑电路中的亚稳态现象2.2组合逻辑延迟太大导致时序不满足要求2.3组合逻辑中的竞争和冒险问题2.3.1什么是竞争和冒险2.3.2产生原因2.3.3判断方法2.3.4解决方法3、建立时间Tsu和保持时间Th3.1有效/固有建立时间和保持时间3.2时序设计的实质3.3建立时间裕量和保持时间裕量的公式4、时钟偏移和时钟抖动4.1概念4.2如果减少时钟偏移和时钟抖动5、最小工作周期和最大工作频率的计算方式6、简述触发器和锁存器的差别7、同步和异步逻辑、电路7.1同步异步逻辑电路7.2同步复位和异步复位的区别异步复位，同步释放8、异步FIF
FPGA开发——UART串口通信（使用FIFOIP核作为缓存，在接收模块后添加检验）一、UART简介1、概述2、通信协议二、FIFO说明1、FIFO简介2、QuartusII软件中FIFOIP核的调用三、系统框图1、实现功能2、模块设计四、代码实现1、顶层模块2、接收模块（uart_rxd）3、检验模块（uart_verfy）4、发送模块（uart_txd）5、测试文件五、仿真及上机调试1、Modelsin仿真2、上机调试六、说明七、参考资料一、UART简介1、概述 UART：是一种硬件功能，是一种主要采用异步串行通信方式的通用异步收发传输器。它通过使用通信接口（例如RS232、RS422、R
FPGA开发——UART串口通信（使用FIFOIP核作为缓存，在接收模块后添加检验）一、UART简介1、概述2、通信协议二、FIFO说明1、FIFO简介2、QuartusII软件中FIFOIP核的调用三、系统框图1、实现功能2、模块设计四、代码实现1、顶层模块2、接收模块（uart_rxd）3、检验模块（uart_verfy）4、发送模块（uart_txd）5、测试文件五、仿真及上机调试1、Modelsin仿真2、上机调试六、说明七、参考资料一、UART简介1、概述 UART：是一种硬件功能，是一种主要采用异步串行通信方式的通用异步收发传输器。它通过使用通信接口（例如RS232、RS422、R
写在前面 本文将把Xilinx的MIGIP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。 本文为下篇，建议与上篇一起阅读，有利于理解： 快速上手XilinxDDR3IP核（3）----把MIGIP核封装成一个FIFO（上）（Native接口） DDR3系列文章： 快速上手XilinxDDR3IP核----汇总篇（直达链接）1、FIFO控制模块 本模块的主要作用是例化两个FIFO：写FIFO、读FIFO。写FIFO：写位宽16bit，写端口与用户端相连，写入
