1、写在前面相信大家在进行信号完整学习时，遇到的最大的困惑就是不知道何从下手，当初我也跟你们有同样的困惑，这也是我写这篇文章的目的之一。一是希望自己的学习过程有个记录，通过文章来整理自己的思路；二是希望这篇文章对你有一点帮助。如何利用软件进行上手操作，能够进行基本的仿真设置，忽略背后那一堆公式的推导，快速地得出评估结果是非常重要的，这就是工程思维。当然，在这之后你仍然需要去理解背后的原理，只有这样才能提高自己的水平。但是而对于初学者而言，最大的困难就在第一步。今天我要跟大家分享的是关于CTLE的均衡技术在ADS通道仿真中如何设置以及仿真的问题。对于CTLE相信大家都听过，资料上应该也看过，但是

在串行IO系统中，时钟分配是一个非常重要的问题。最早的时候，发送端和接收端使用一个共同的时钟，都可以实现有效传输，但是数据速率到达100MHZ以后，效果就非常差。这时候出现两种主流的时钟分配方案。一种是转发时钟，一种是嵌入式时钟。左图是转发时钟的串行接口系统的一个示意图，它将发送端的时钟通过一个转发时钟通道转发给接收端。由于转发时钟被通道衰减，因此在接收端需要良好的时钟接收放大器，并且由于存在时钟偏斜，而时钟偏斜会限制前向时钟I/O性能，因此需要去偏斜电路以允许更大的数据速率。但是还有一些缺点，比如说驱动器强度和负载不匹配、互连长度不匹配、低通通道导致抖动放大、 转发时钟的占空比变化。而嵌入式

在串行IO系统中，时钟分配是一个非常重要的问题。最早的时候，发送端和接收端使用一个共同的时钟，都可以实现有效传输，但是数据速率到达100MHZ以后，效果就非常差。这时候出现两种主流的时钟分配方案。一种是转发时钟，一种是嵌入式时钟。左图是转发时钟的串行接口系统的一个示意图，它将发送端的时钟通过一个转发时钟通道转发给接收端。由于转发时钟被通道衰减，因此在接收端需要良好的时钟接收放大器，并且由于存在时钟偏斜，而时钟偏斜会限制前向时钟I/O性能，因此需要去偏斜电路以允许更大的数据速率。但是还有一些缺点，比如说驱动器强度和负载不匹配、互连长度不匹配、低通通道导致抖动放大、 转发时钟的占空比变化。而嵌入式