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今天我们做的是第三道题——奇偶校验。在这道题里，我们需要理解什么是奇偶校验，并且如何去进行奇偶校验，接下来我们便去看看如何写这道题。奇偶校验
现在需要对输入的32位数据进行奇偶校验,根据sel输出校验结果（1输出奇校验，0输出偶校验）
信号示意图
波形示意图
输入描述
输入信号 bus sel
类型 wire
输出描述
输出信号 check
类型 wire
奇偶校验是一种校验代码传输正确性的方法。根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。
其实说白了，奇偶校验就是看数据（这个数据是原始数据加上奇偶校验位）中“1”的个数是奇数还是偶数，如果是奇数，那么就是奇校验；如果是偶数，那么就是偶校验。
当然，这是我反向理解的，正常情况下，奇偶校验是提前设定好的，通过奇偶校验位来使这组代码中“1”的个数为奇数或偶数。
题目已知输入的数据是32位，我们需要判断每一位数据是否为“1”，因此我们可以使用按位异或的方法去得到奇校验结果，然后对其求反得到偶校验结果。
可能有人会对" ^ “这个运算符产生误解，在这里我解释一下，在Verilog中，^ 运算符作为单目运算符时的功能是"按位异或”，作为双目运算符时的功能是"异或"。
举个例子来说吧， ^ bus=bus[0] ^ bus[1] ^ bus[2] ^ bus[3] ^ bus[4] ^ bus[5] ^ bus[6] ^ bus[7]……^ bus[31]（ ^ bus 其实就是 bus 的每一位之间两两异或然后得出结果）通俗一点讲，^bus 就是在检查 bus 中1的个数是否成对，如果成对的话，那结果就是为0，也就是偶校验，反之就是奇校验。
`timescale 1ns/1ns
module odd_sel(
input [31:0] bus,
input sel,
output check
);
//*************code***********//
reg check_reg;
always @ (*) begin
if(sel==1'b1) begin
check_reg <= ^bus;
end
else begin
check_reg <= !(^bus);
end
end
assign check = check_reg;
//*************code***********//
endmodule
以上就是我在做这道题时的思路，以及代码的编写，如果还有更多更好的解法，欢迎读到这篇文章的朋友们在评论区告诉我，共同进步嘛。
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