因为项目有多地同步的需求，对时钟准确性要求很 高。市面上常见的高精度晶振的误差在0.1ppm左右，在100M的工作频率下会有10HZ的误差，并不能满足项目需求，于是需要通过GPS信号获取信号为系统提供高精度时钟。
3.2 GHz HMC7044时钟抖动衰减器内置可以支持和增强该接口标准特性的独特功能。HMC7044提供50 fs抖动性能，可改善高速数据转换器的信噪比和动态范围。HMC7044可以器件提供14路低噪声且可配置的输出，可以灵活地与许多不同的器件接口。HMC7044还具有各种时钟管理和分配特性，使得基站设计人员利用单个器件就能构建完整的时钟设计。基站应用中有许多串行JESD204B数据转换器通道需要将其数据帧与FPGA对齐。HMC7044时钟抖动衰减器可在数据转换器系统中产生源同步且可调的样本和帧对齐（SYSREF）时钟，使JESD204B系统设计得以简化。该器件具有两个锁相环（PLL）和重叠的片内压控振荡器（VCO）。
锁相环是一个能够比较输出与输入相位差的反馈系统，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，使振荡信号同步至参考信号。
内部结构有鉴相器PD、环路滤波器LPF、压控振荡器VCO，当输出信号频率和输入一致时，PLL电路进入锁定状态。
PLL的主要应用还有倍频，原理是通过控制分频系数，使fout=（N/M）fref，HMC7044内置了两个PLL锁相环，其功能也各不相同。第一个PLL针对低带宽配置设计，锁定外部VCXO，为第二个高性能PLL环路提供始终保持功能和参考频率。PLL1的功能是将干净的VCXO锁定至参考信号平均频率的其中之一，然后馈入PLL2，生成高质量时钟供本地使用。
第二个PLL环路具有两个可通过SPI选择的交叠片内VCO，中心频率分别为2.5GHZ和3GHZ。PLL2是一个极低噪声整数PLL，设计用来将VCXO频率倍频至VCO频率。
上位机通过发送ADDR+DATA的方式，通过SPI协议向时钟芯片发送读写信息
具体各项配置请参考数据手册
PLL1不锁定
PLL2不锁定
PLL1、PLL2锁定，但是分频系数、VCO频率与理论值有偏差
调试平台：HMC7044评估开发板+HMC704x_GUI
PLL1不锁定的原因通常是分频系数设置的不对，要注意OSCIN的实测频率与输入CLKIN的时钟频率的比例关系正确配置PLL1，在调试时可以通过配置GPIO观察PLL1锁定情况，同时要注意输入时钟的优先级配置是否正确。
PLL2在实测中相对PLL1更难锁定，原因是之前并没有开启自动调谐模式（0x0001寄存器），虽然VCO设置为LOW模式也就是2.5GHZ，但是当其锁定时频率与理论值偏差很大（20%左右），之后增加了自动调谐后一切正常，输出频率与理论值完美吻合。
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