硬件需求

带有CH340的FPAG开发板

接收模块

该模块的功能是接收通过 PC 机上的串口调试助手发送的固定波特率的数据，串口接收模块按照串口的协议准确接收串行数据，解析提取有用数据后需将其转化为并行数据；简单的说，接收模块的功能就是解析+串转并；
具体实现步骤如下：
1、算出波特率和FPGA时钟的对应关系
每个码元的持续时间=FPGA时钟计数Fclk/Baud次
例如波特率为9600，代表着每秒传输9600个码元，每个码元的持续时间为1/9600秒，设FPGA时钟为50MHz，则需要计数约5028次（细微的近似计数差别不会产生数据错误）。
2、产生读取数据标志
在1的例子中，每个码元都持续了5028个时钟周期，那我们该什么时候取数据呢？理论上讲，在中间位置时取数最稳定，所以我们选择当计数器计数到 2603时取数据。
3、串并转换
串口发送的每一帧包含了10bit数据，其中第一个码元是开始位，最后一个码元是停止位，第2位到第9位的数据为有效数据。我们取出中间的8位有效数据转换为并行数据即可。
4、串口状态的确定
我们可以设置一个使能信号。当串口处于空闲状态时，数据线为高电平，当起始位到来时变为低电平，我们只要找到第一个下降沿就认为串口开始进行数据传输。此时拉高使能信号，等待10bit数据传输完成，再将使能信号拉低，等待下一个下降沿的到来。因此可以通过设置使能信号来确定串口状态，当使能信号为高时串口在传输数据，使能信号为低时串口处于空闲状态。

module usart232_rx(
input wire sys_clk,
input wire sys_rst,
input wire data_in_1bit,
output reg [7:0] po_data,
output reg po_flag
);
parameter BOUND_CNT_MAX = 13'd5208;//波特率9600，时钟频率50MHz
reg  reg1;
reg  reg2;
reg  reg3;
reg [7:0]data_out;
reg [12:0] bound_cnt;//波特率计数器
reg start_flag;//开始标志（下降沿标志）
reg enable;//使能信号
reg bit_flag;//读取数据标志
reg [3:0] bit_cnt;//用于计数该时刻接收的数据是第几个比特的计数器
reg data_out_flag;//串并转换完成标志
//时钟同步数据
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
reg1<=1;
else
reg1<=data_in_1bit;
//打一拍，减少出现亚稳态的概率
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
reg2<=1;
else
reg2<=reg1;
//再打一拍，再次减少出现亚稳态的概率
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
reg3<=1;
else
reg3<=reg2;

//时钟计数
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
bound_cnt<=0;
else if (bound_cnt==BOUND_CNT_MAX-1'b1||enable==0)
bound_cnt<=0;
else if(enable ==1)
bound_cnt<=bound_cnt+1'b1;
else 
bound_cnt<=0;

//开始标志，提取下降沿
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
start_flag<=0;
else if(reg3==1&&reg2==0)
start_flag<=1;
else
start_flag<=0;


//串行数据采集
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
bit_flag<=0;
else if(bound_cnt==(BOUND_CNT_MAX/2-1'b1))
bit_flag<=1;
else
bit_flag<=0;

//采样计数
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
bit_cnt<=0;
else if(bit_flag==1&&bit_cnt==4'd8)
bit_cnt<=0;
else if (bit_flag==1)
bit_cnt<=bit_cnt+1'b1;


//使能信号
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
enable<=0;
else if(start_flag==1)
enable<=1;
else if(bit_cnt==4'd8&&bit_flag==1)
enable<=0;

//串并转换
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
data_out<=0;
else if(bit_cnt>=4'b1&&bit_cnt<=4'd8&&bit_flag==1'b1)
data_out<={reg3,data_out[7:1]};

//数据转换完成标志
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
data_out_flag<=0;
else if(bit_cnt==4'd8&&bit_flag==1'b1)
data_out_flag<=1;
else 
data_out_flag<=0;

//输出数据
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
po_data<=0;
else if(data_out_flag==1)
po_data<=data_out;

//输出数据有效标志
always@(posedge sys_clk or negedge sys_rst)
if (sys_rst==0)
po_flag<=0;
else if(data_out_flag==1)
po_flag<=1;
else
po_flag<=0;

endmodule

发送模块

该模块的功能是将 FPGA 中的数据以固定的波特率发送到 PC 机的串口调试助手，串口发送模块按照串口的协议组装成帧，然后按照顺序一个比特一个比特将数据发送至 PC 机，需将其转化为串行数据发送。即并转串+按一定的波特率发送。
1、波特率与FPGA时钟周期
与接收模块相对应的，每5028个时钟周期发送一次数据。
2、数据格式
按照串口通信协议，需要在数据前加一个持续5028个时钟周期的低电平，在数据结尾加一个持续5028个时钟周期的高电平。数据位为8位，每一位的持续时间为5028个时钟周期。
3、发送时机
我们按照 5208 个系统时钟周期的波特率间隔来发送 1bit 数据。那应该在什么位置开发送呢？理论上我们在第一个 5208 系统时钟周期内的任意一个位置发送数据都可以，但是尽量不要选择计数器的计数值为 0 或 5207 这种端点，因为容易出问题。
4、串口状态控制
同样产生一个使能信号，在使能信号为高时，进行数据的发送，在使能信号为低时，将串口的电平拉高，恢复空闲状态。

module usart232_tx(
input wire sys_clk,
input wire sys_rst,
input wire [7:0] pi_data,
input wire pi_flag,
output reg tx
);
parameter Baund_cnt_max=13'd5208;
reg [12:0] baund_cnt;
reg enable;
reg send_flag;
reg [3:0] send_cnt;
//波特计数
always@(posedge sys_clk or negedge sys_rst)
if(!sys_rst)
baund_cnt<=0;
else if(baund_cnt==Baund_cnt_max-1'b1||enable==1'b0)
baund_cnt<=0;
else
baund_cnt<=baund_cnt+1'b1;
//发送标志
always@(posedge sys_clk or negedge sys_rst)
if(!sys_rst)
send_flag<=0;
else if(baund_cnt==1'b1&&enable)//
send_flag<=1'b1;
else
send_flag<=0;
//发送数据计数
always@(posedge sys_clk or negedge sys_rst)
if(!sys_rst)
send_cnt<=0;
else if(send_cnt==4'd9&&send_flag||enable==1'b0)
send_cnt<=0;
else if(send_flag)
send_cnt<=send_cnt+1'b1;
//使能信号
always@(posedge sys_clk or negedge sys_rst)
if(!sys_rst)
enable<=0;
else if(pi_flag)
enable<=1;
else if(send_cnt==4'd9&&send_flag)
enable<=0;
//并转串+数据发送
always@(posedge sys_clk or negedge sys_rst)
if(!sys_rst)
tx<=1'b1;
else if(send_flag)
begin
case (send_cnt)
0 : tx <= 1'b0;
1 : tx <= pi_data[0];
2 : tx <= pi_data[1];
3 : tx <= pi_data[2];
4 : tx <= pi_data[3];
5 : tx <= pi_data[4];
6 : tx <= pi_data[5];
7 : tx <= pi_data[6];
8 : tx <= pi_data[7];
9 : tx <= 1'b1;
default : tx <= 1'b1;
endcase
end
endmodule

顶层模块

顶层模块将发送和接收连接起来进行回环测试。上位机通过串口发送数据给FPGA，FPGA接收后通过串口将数据再发回上位机。

module top_usart(
input wire sys_clk,
input wire sys_rst,
input wire rx,
output wire tx
);
wire [7:0] po_data;
wire po_flag;

usart232_rx usart232_rx_inst(
.sys_clk(sys_clk),
.sys_rst(sys_rst),
.data_in_1bit(rx),
.po_data(po_data),
.po_flag(po_flag)
);

usart232_tx usart232_tx_inst(
.sys_clk(sys_clk),
.sys_rst(sys_rst),
.pi_data(po_data),
.pi_flag(po_flag),
.tx(tx)
);
endmodule

仿真结果

其中rxx是上位机发送给FPGA的数据，tx是FPGA发送给上位机的数据，可以看到经过一段时间的延迟后，数据被原封不动的发回了上位机。

测试结果

通过串口调试助手可以看到，发送给FPGA的数据被FPGA成功的回传了。