总线
由许多传输线和通路构成,每条线可以一位一位地串行传输二进制代码,若干传输线可以同时传输若干位二进制代码,总线宽度指总线上可以同时传送二进制信息的位数

I/O设备和主存交换信息的时候要占用CPU,会影响CPU的工作效率

I/O设备与存储器交换信息时不经过CPU,但是只有一组总线,当某一时刻各部件都要占用总线时,就会发生冲突,于是,必须为此设置总线判优逻辑,让各部件按照优先级高低来占用总线,明显,这样也会对计算机的工作速度有所影响

在单总线的基础上又开辟了一条CPU与主存之间的总线,即存储总线,存储总线只供主存和CPU之间进行信息传输,这样既提高了传输效率,又减低了系统总线的负担,还保留了I/O设备与存储器交换信息时不经过CPU的优点
实际上,进行对比即可发现,以存储器为中心的双总线结构为单总线结构或者以CPU为中心的双总线结构加上一根线后的总线结构,即以存储器为中心的双总线结构融合了两种上述总线结构的优势

指芯片内部的总线,比如寄存器和寄存器之间、寄存器和AUL之间的总线。与片内总线相对的概念是片间总线(用于在各个部件传递信息)
指CPU、主存、I/O设备(通过I/O接口)各大部件之间连接的总线,由于这些部件通常安放在主板或者插件板(插卡)上,所以系统总线又称为板级总线或板间总线
数据总线DB:用来传输各个部件之间的数据信息,为双向传输总线,所以位数和机器字长、存储字长有关(通常数据总线位数要小于机器字长和存储字长),一般为8位、16位或者32位,数据总线的位数也称为数据总线的宽度,值得注意的是,"数据总线"中的"数据"是包括指令的,是一种广义的"数据"概念
地址总线AB:用来指出数据总线上的数据在主存单元的地址或者I/O设备的地址,也就是CPU需要进行访问的主存单元的地址或者I/O设备的地址,比如从存储器读取一个数据,则CPU要将此数据所在的存储单元的地址发送到地址线上;某一个数据要使用I/O设备进行输出,则CPU除了要将该数据发送到数据总线以外,还要将对应的目标I/O设备地址发送到地址线上。地址总线为单向传输总线,位数和存储单元的个数有关
控制总线CB:由于数据总线、地址总线都是被所有挂在总线上的所有部件共享的,控制总线用来控制各个部件在不同时刻的占有总线使用权,控制总线是用来发送各种控制信号的总线,通常对于任一控制线来说,传输是必然是单向的,但是对于控制总线整体来说,传输又可以认为是双向的(所以在各种结构图中凡是涉及控制总线,均以双向线表示),因为数据的读写命令都是由CPU发送的,而当设备准备就绪的时候,会向CPU发送中断请求,当某部件需要获得总线使用权的时候,也会向CPU发送总线请求
控制总线上常见的一些控制信号:

用于计算机系统之间或者计算机系统和其他系统(如控制仪表、移动通信等)之间的通信,通信总线的类别很多
串行通信和并行通信的数据传输速率都与距离成反比,短距离内并行数据传输速率比串行数据传输速率高得多,对于远距离通信而言,串行通信费用较低
串行通信:指数据在单条1位宽的传输线上,一位一位地按顺序分时传输;适合于远距离数据传输,可以从几米到几千公里。传输的信号可以是数据、指令或者控制信号,这取决于采用的是何种通讯协议以及传输状态。串行信号本身也可以带有时钟信息,并且可以通过算法校正时钟。因此不需要额外的时钟信号进行控制。串行通讯中,两个设备之间通过一对信号线进行通讯,其中一根为信号线,另外一根为信号地线,信号电流通过信号线到达目标设备,再经过信号地线返回,构成一个信号回路(公共地线上存在各种杂乱的电流,可以轻而易举地把信号淹没。因此所有的信号线都使用信号地线而不是电源地线,以避免干扰)。
并行通信:指数据在多条并行1位宽的传输线上,同时由源到目标;适合于近距离数据传输,通常小于30米,因为由于是多条线同时传输,如果距离较长,线与线之间会产生干扰,信号会发生变形。基本原理与串行通讯没有区别,只不过使用了成倍的信号线路,从而一次可以传送更多bit的信号。并行通讯中,数据信号中无法携带时钟信息,为了保证各对信号线上的信号时序一致,并行设备需要严格同步时钟信号,或者采用额外的时钟信号线。
高速信号的传输一般使用串行的原因:随着技术发展,时钟频率越来越高,并行导线之间的相互干扰越来越严重;而串行由于导线少,于是线间干扰容易控制,反而可以通过不断提高时钟频率来提高传输速率
为了解决系统、模块、设备与总线之间不适应,不通用以及不匹配的问题,设定总线标准。所谓的总线标准,就是系统与各个模块、模块与模块之间的一个互连的标准界面,这个界面对它两端的模块都是透明的,即界面的任一方只需要根据总线标准满足自身接口的功能要求即可,不需要了解对端接口与总线的连接要求,即按照总线标准设计的接口为通用接口
常见的标准
将CPU、主存、I/O设备(通过I/O接口)都挂在同一组总线上,由于所有的传输都要经过这组总线,而且要解决冲突问题,所以这样的结构容易形成计算机系统的瓶颈,会影响系统工作效率的提高,而且当设备过多,总线较长的时候,信息传播的时延也会影响到系统工作效率,在外部设备对应数据传输数量和传输速率要求较高的情况下,影响尤其严重

I/O总线:用于连接速度较低的I/O设备,通道为一个具有特殊功能的处理器,CPU将一部分功能下发给了通道,使其对I/O设备具有统一管理的能力,以完成外部设备和主存储器之间的数据传输

主存总线:用于CPU与主存之间的传输
I/O总线:用于CPU与各类I/O设备之间传输信息
DMA(直接存储器访问)总线:用于高速I/O设备(磁盘、磁带等)与主存之间直接交换信息
在这种结构中,任一时刻三总线只能使用一种,因为主存总线与DMA总线不能同时对主存进行存取,而I/O总线只有在CPU执行I/O指令时才能用到

Cache:由于CPU和主存发展速度相差较大,于是中间加入Cache起到一个缓冲的作用,CPU运行时需要的指令和数据主要从Cache当中获取,而不是向主存获取
局部总线:处理器与Cache之间具有一条局部总线,将CPU与Cache或者与更多的局部设备相连接。Cache的控制机构不仅使Cache与局部总线相连,还与系统总线相连,这样就可以实现Cache通过系统总线与主存传输信息,I/O设备要进行与主存之间信息的传输也不需要通过CPU
扩展总线:扩展总线将局域网、小型计算机接口(SCSI)、调制解调器(Modem)以及串行接口连接起来,通过这些接口,可以实现大量I/O设备的连接,扩展总线通过扩展总线接口与系统总线相连,实现两种总线的信息传递

高速总线:高速总线上挂接的是一些高速I/O设备,这些设备通过Cache控制机构中的高速总线桥或者高速缓冲器与系统总线和局部总线相连,使得这些高速设备和CPU联系更加密切,对于CPU而言,高速设备可以减少对CPU的依赖,对于高速设备而言,会比扩展总线上的设备更加贴近CPU,于是对于CPU和高速设备双方,各种的性能都会得到极大的提升
扩展总线:其他较低速的设备则挂接在扩展总线上,通过扩展总线接口和高速总线相连接

由于总线上连接的众多部件,那么就会有"哪一个部件在何时发送信息?"、“如何给信息的发送定时?”、"如何避免多个部件同时发送信息?"等一系列问题,我们通过总线的判优(仲裁)控制和通信控制来解决这些问题
主设备(模块):对总线有控制权,总线上信息的发送是由主设备启动的,只有接收到总线使用权请求的应答信息的主设备才能开始传输数据
从设备(模块):不具有对总线的控制权,只能响应主设备发送的总线命令
判优(仲裁):若多个主设备同时要使用总线时,就由总线控制器的判优、仲裁逻辑按照一定的优先等价顺序决定哪个主设备可以使用总线
集中式
链式查询

计数器定时查询


分布式(不进行讲解)
通过判优控制,我们解决了同一时间不同部件的信息传输问题,即根据各个部件的优先等级排列各个部件的先后顺序,于是就导致了我们在通信时间上采用的是分时方式,即以获得总线使用权的先后顺序分时占用总线
总线通信控制主要解决的是通信双方如何获知传输开始和传输结束,以及在传输过程中通信双方应该如何进行配合
指主模块和从模块之间完成一次完整的、可靠的通信需要的时间
阶段
同步通信
原理
通信双方由统一时标控制数据传输,通常该时标由CPU的总线控制部件发送,但是也可以由各个部件中各种的时序发生器发送,但是必须由总线控制部件发送的时钟信号对它们进行同步,这种通信方式规定明确、统一,模块之间的配合简单一致,主、从模块时间配置属于强制性"同步",即必须要在限定的时间段内完成规定的事情
简单来说,就是通信双方按照一个相同的计划表,按照上面的内容,不同时间段必须要完成相应的事项,否则会导致问题,通信的进程由第三方控制
特点
对所有的模块都使用同一限时,这样必然会导致对于速度各不相同的部件来说,必须要迁就最慢速度的部件,按照最慢速度的部件来设计公共时钟,影响了工作效率,于是同步通信一般用于总线长度较短,各个部件存取时间比较一致的场合下,因为同步方式对任何两个设备之间的通信都给予同样的时间安排,就总线长度来讲,必须按距离最长的两个设备的传输延迟来设计公共时钟,所以总线长,势必就会降低整体的传输频率。在同步通信的总线系统中,总线传输周期越短,数据线的位数越多,会直接影响总线的数据传输率
过程(以读命令为例)
主模块在T1上升沿处发送地址信息,在T2上升沿处发送读命令,与地址信号相符的从模块按照命令进行一系列操作并且必须要在T3上升沿来临之前,将主模块所需的数据发送到数据总线上,主模块在T3时钟周期内,将数据线上的信息送入内部的寄存器中,主模块在T4的上升沿撤销读命令,从模块不再向数据总线上传送数据,撤销对数据总线的驱动,如果总线采用的是三态驱动电路,则从T4开始,数据总线为一个浮空状态

同步串行传送
在同步传送时,数据块的开始处要使用同步字符SYN来指明

异步通信
原理
异步通信允许各个模块速度的不一致,没有公共的时钟标准,不要求所有部件严格按照统一时间进行运作,而是采用应答(握手)方式,即当主模块发送通信请求信号时,一直等待,直到接收到对方反馈回来的"响应"后,才会开始通信过程,这种通信方式也就要求主、从模块之间要增加两条应答线(握手交互信号线)
简单来说,就是通信的双方无一个统一的时间规划,要准备做一件事情或者做完了某一件事情,就发送一个信息让对方知晓自身的进度即可,通信的进程由通信双方决定
分类(按照应答方式的不同)
不互锁
半互锁
全互锁
异步串行传送
不需要在数据传送中传送同步信号,为了确认被传送的字符,通信双方约定字符格式统一为:1个起始位(低电平)、5-8个数据位(比如ASCII码为7位)、1个奇偶校验位(用来检测是否出错)、1或1.5或2个终止位(高电平),并且起始位后面紧跟着的为要传送字符的最低位。起始位到终止位构成一帧,两帧之间的间隔可以是任意长度的

对图片内容的解析:
图片中的凸起表示相应的信号存在,凹陷表示相应的信号消失
不互锁:
只有主模块请求信号发送(从模块接收到主模块的请求信号),才能触发从模块的响应信号发送,然后二者的信号都自行经过一段时间以后消失
半互锁:
只有主模块请求信号发送(从模块接收到主模块的请求信号),才能触发从模块的响应信号发送,然后只有从模块的响应信号出现(主模块接收到从模块的响应信号),才能触发主模块的请求信号消失,而从模块的响应信号在一段时间后自行消失
全互锁:
只有主模块请求信号发送(从模块接收到主模块的请求信号),才能触发从模块的响应信号发送,然后只有从模块的响应信号出现(主模块接收到从模块的响应信号),才能触发主模块的请求信号消失,并且只有主模块的请求信号消失(从模块接收到主模块的撤销信号),才能触发从模块的响应信号消失

半同步通信
原理
半同步通信既保留的同步通信的特点,比如,所有的地址、命令、数据信号的发送时间都严格参照系统时钟信号的某一个上升沿开始,而接收方都采用系统时钟信号的某一个下降沿时刻进行判断识别;同时又具有异步通信的特点,比如允许不同速度的模块协调运作。半同步通信的要点就在于添加了一条"等待"响应信号线,采用插入时钟周期的方法来解决通信双方的速率不一致问题
简单来说,就是虽然通信进程受到了第三方的控制,但是通信过程中通信双方,可以根据自身情况对通信进程进行调整,即通信进程受到第三方以及通信双方的控制
特点
对所有的模块都使用同一限时,这样必然会导致对于速度各不相同的部件来说,必须要迁就最慢速度的部件,按照最慢速度的部件来设计公共时钟,影响了工作效率,于是同步通信一般用于总线长度较短,各个部件存取时间比较一致的场合下,因为同步方式对任何两个设备之间的通信都给予同样的时间安排,就总线长度来讲,必须按距离最长的两个设备的传输延迟来设计公共时钟,所以总线长,势必就会降低整体的传输频率。在同步通信的总线系统中,总线传输周期越短,数据线的位数越多,会直接影响总线的数据传输率
过程(以读命令为例)
主模块在T1的上升沿处发送地址信息,在T2的上升沿处发送读命令,与地址信号相符的从模块按照命令进行一系列操作,根据自身的情况进行分析,如果工作速度较慢,无法在T3上升沿来临之前,将主模块数据发送到数据总线上,则必须在T3上升沿来临之前,通知主模块,给出等待信号。如果主模块在T3上升沿处测得等待信号为低电平,就会知晓对方速率较慢,无法完成工作,会插入一个等待周期Tw(宽度和时钟周期相同),而不会立即从数据线上取数据,继续等待。如果主模块在下一个时钟周期的上升沿处再次对等待信号进行检测,依旧为低电平,则继续插入一个等待周期Tw,继续进行等待…直到主模块在后续的一个上升沿处检测到等待信号为高电平时,才会吧此刻的下一个时钟周期当作正常周期T3,从数据线上取得数据,在T4的上升沿结束传输

分离式通信
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