平台：Vivado2018.3.芯片：xcku115-flva1517-2-i(active)最近学习使用了xilinx除法器，在使用过程中出现了很多次除法器的结果和我预计的结果不一致，特此记录学习一下。参考文件：pg151.下载地址pg151-div-gen.pdf•查看器•AMD自适应计算文档门户(xilinx.com)IP配置说明Xilinx除法器拥有三种模式Radix2：TheimplementationusesFPGAlogicprimitives(registersandLUTs).TheRadix2solutiondoesnotuseDSPorblockRAMprimitives
基于xilinxk7325t实现的千兆网udp协议，只需要设置好IP，端口，就可以直接给数据，基本等同于透传，可以不用管底层协议。可以#FPGA实现udp模块说明##udp_protocol_topgig_ethernet_pcs_pma有脚本生成,任何版本vivado都可以支持,注释里面有对重要信号的说明,默认是1000M,100M需要改内部信号,PHY芯片是88E1512，SGMII接口。FPGA和上位机IP，端口都要设置好才能收到数据，注意在同一个网段##接收数据udp_protocol_top.rx_udp_payload_axis_tvalid拉高的时候就代表udp_protocol
文章目录系列目录与传送门1、什么是RAM2、RAMIP核介绍2.1、RAM的三种形式2.2、RAM的实现方式与优化算法2.3、读写模式2.4、端口位宽/深度比2.5、字节写（Byte-Writes） 2.6、访问冲突(CollisionBehavior)2.7、可选输出寄存器（OptionalOutputRegisters）2.8、流水线输出（OptionalPipelineStages）2.9、对输出寄存器的可选控制2.10、复位优先级 3、参考与总结系列目录与传送门 《从底层结构开始学习FPGA》目录与传送门 此文仅仅对xilinxBRAMIP的参数做了详细解读，关于I
读取XILINXFPGADNA有两种方法：1、通过JTAG可直接查看FPGA的DNA号；此方法网上有很多教程，按下不表。但此种方法只能看到FPGA的DNA号，并不能将DNA号被上层读取。2、通过DNA_PORTE2原语读取DNA号；DNA_PORTE2#(.SIM_DNA_VALUE(96'h000000000000000000000000)//Specifiesasample96-bitDNAvalueforsimulation)DNA_PORTE2_inst(.DOUT(DOUT),//1-bitoutput:DNAoutputdata.CLK(CLK),//1-bitinput:Cloc
本文章使用Xilinx的fftip完成了经过参数化的任意个信号的基频测量，完整代码以及代码解释在文章中给出。如有错误，希望指出。 SIGNAL_NUM=2,//*需要检测的信号个数FFT_LEN=8192,//*fft运算采样长度FFT_WIDTH=32,//*fftip输出数据宽度，实部和虚部位宽为FFT_WIDTH/2SAMPLE_RATE=50,//*ADC采样率，单位Mhz，比如此时为50MhzADC_WIDTH=16,//*ADC数据位宽FFT_CONFIG_WIDTH=8//*FFTip的配置信号位宽（未使用）ps：只使用了fftip进行频率测量未测量幅度，为防止错误不对幅度测量进
目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案我已有的FPGA视频拼接叠加融合方案本方案的XilinxKintex7系列FPGA上的ov5640版本本方案的XilinxKintex7系列FPGA上的HDMI版本本方案的XilinxArtix7系列FPGA上的应用3、设计思路框架设计框图视频源选择ov5640i2c配置及采集动态彩条图像缩放模块详解图像缩放模块使用多路视频拼接算法图像缓存视频输出PL端逻辑工程源码架构PS端SDK软件工程源码架构4、工程代码13详解：掌握2路视频缩放+拼接5、工程代码14详解：掌握4路视频
同以前单片机在线升级的做法一样，本质就是通信+Flash操作+跳转。一、通信驱动 我使用的是UDP有线传输，二、Flash芯片驱动 规划Flash芯片的区域，一般bootloader放在起始位置，APP放在bootloader之后的空白区域。2.1Flash擦除 我使用的是扇区擦除2.2Flash编程 我使用的是页编程。三、ICAP原语跳转
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航1、概述这篇文章主要介绍了Verilog在FPGA设计中的概念和使用方法。首先讨论使用模块（module）关键字构造Verilog设计的方式，以及这与所描述的硬件的关系。这包括对参数、端口（port）和例化（instantiaton）的讨论及一个完整示例。虽然不需要
FPGABaseXilinx跨时钟域宏XPM_CDC最近看手底下的小伙子们写代码，对于跨时钟域的处理极度的不规范，还是放下这句话基础不牢，地动山摇其实Xilinx公司已经为用户提供了宏定义，实现跨时钟域处理，见截图XPM_CDC在命名上已经告知用户不同的XPM_CDC用于处理不同场景下的跨时钟域处理。如果对于截图中的CDC用法不是很了解，建议在bing上搜索，会有很丰富的资料讲解。VerilogHDL核心在于HardwareDescriptionLanguage，掌握基础后通过搭积木的方式来形成你的设计，在底层的处理与细节上不要试图去发挥，违背原则。习惯养好，不说称为优秀的FPGA工程师，至少
注：扫码关注小青菜哥哥的weixin公众号，免费获得更多优质的核探测器与电子学资讯~Xilinx7系列FPGA内置了一个模数转换模块，称为XADC。XADC内部集成了两个最高1MHz采样率，1Vpp的ADC模块，可以采集FPGA外部输入的模拟信号并转为数字信号。XADC不需要外接任何输入信号，就可以测量FPGA内部的温度、VCCINT、VCCBRAM、VCCAUX电压。另外，还可以测量多达17路的外部差分输入模拟信号的幅度，包括专用差分信号输入信号VP/N以及VAUXP/N[15:0]。所有的待测量信号均通过XADC内部的两个12bit-1MSPS的ADC模块(ADC_A和ADC_B)测
