本文介绍如何用FPGA实现基于插值算法的OOK信号定时同步，Verilog代码参考杜勇《数字调制解调技术的MATLAB与FPGA实现》。我们的目标是用外部提供50MHz时钟的zynq7100芯片实现400MHz采样频率和100Mbps的OOK数字基带信号的定时同步。  采用传统的锁相环技术实现定时同步时，本地时钟需要有较高的频率。当数据采样频率很高，并且本地时钟受到器件性能限制而不能远高于采样频率时，锁相环技术性能不佳。插值算法可以不改变采样时钟的频率和相位来实现位同步信号的调整，同时，插值算法可以根据采样值以及数控振荡器输出的采样时刻信号和误差信号获取最佳采样值。  插值位同步算法的框图